A l'issue de ce cours, chaque étudiant doit être capable de décrire et simuler un circuit numérique en langage HDL pour l'implémenter sur une cible de circuit programmable (FPGA).
Plus précisément, chaque étudiant doit être capable de :
- simuler un système combinatoire, sans utiliser de testbench, de façon exhaustive et réfléchie pour montrer que la fonctionnalité est réalisée.
- développer et utiliser un testbench pour simuler un système séquentiel comportant des entrées primaires en montrant que la fonction recherchée est assurée.
- décrire en langage VHDL synthétisable un système spécifié sous forme d’un schéma bloc détaillé en suivant scrupuleusement la structure du schéma.
- réaliser la synthèse d’une fonction logique séquentielle (en utilisant plusieurs niveaux hiérarchiques) en montrant que la fonction réalisée est conforme au cahier des charges lorsqu’on la teste sur une carte CPLD ou FPGA.
- décrire un automate en VHDL à partir de sa description sous forme de diagramme de transitions en suivant un schéma de codage normalisé.
- identifier les signaux issus de fonctions logiques combinatoires, séquentielles asynchrones ou synchrones décrites en VHDL et prévoir le résultat de leur simulation.
- Enseignant: Jacques-Olivier Klein
- Enseignant: Denis Penard
- Enseignant: Gilles Raynaud